Determine o valor da capacitância em paralelo necessária para corrigir uma carga de 140 kVAR com FP de 0,85 (atrasado) para um FP unitário. Suponha que a carga seja alimentada por uma linha de 110 V (RMS), 60 Hz .
Resposta:
.
Resposta:
Passo 1
Ok, vamos entender o que a questão está pedindo. Temos uma carga que consome 140 kVAR com um fator de potência (FP) de 0,85 atrasado. Queremos corrigir esse fator de potência para 1 (unitário) adicionando uma capacitância em paralelo. Para isso, vamos precisar entender um pouco sobre fator de potência, reativos e a relação com capacitores.
Passo 2
Primeiro, vamos lembrar que o fator de potência (FP) é dado pela razão entre a potência ativa § e a potência aparente (S):
Como o FP é 0,85, podemos encontrar a potência ativa:
Sabemos também que:
Onde
é a potência reativa (140 kVAR).
Passo 3
Vamos isolar a potência ativa
:
Substituindo na equação de
:
Elevando ao quadrado ambos os lados para eliminar a raiz:
Resolvendo:
Multiplicando ambos os lados por 0,7225:
Subtraindo
de ambos os lados:
Então:
Portanto:
Passo 4
Agora que temos
, vamos encontrar a potência reativa total após a correção do fator de potência para 1. Quando o FP é unitário, a potência reativa
será zero. Porém, queremos saber a capacitância necessária para eliminar os 140 kVAR.
Sabemos que a potência reativa fornecida por um capacitor é dada por:
Onde:
-
é a tensão (110 V) -
é a frequência angular (com Hz) -
é a capacitância que queremos encontrar
Passo 5
Rearranjando a fórmula para encontrar
:
Calculando
:
Agora, substituindo os valores:
Passo 6
Calculando o denominador:
Então:
Convertendo para milifarads (mF):
Resposta
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Projete um circuito que apresente a saída 1 a cada 99 ciclos de clock:
a) Usando um contador crescente com clear síncrono como entrada e circuitos combinacionais extras.
b) Usando um contador decrescente com carga paralela, e circuitos combinacionais extras.
c) Qual o tradeoff entre os dois projetos (itens e
)?
Referência: Vahid, Frank. Digital Design with RTL Design, Verilog and VHDL. John Wiley & Sons, 2010.
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Projete um ALU com duas entradas de 8 bits
e
, e as entradas de controle
e
. A ALU deve suportar as operações descritas na Tabela 1. Use um somador de 8 bits e combinações lógicas adicionais.
|
|
|
Operação |
---|---|---|---|
0 | 0 | 0 |
|
0 | 0 | 1 |
|
0 | 1 | 0 |
|
0 | 1 | 1 |
|
1 | 0 | 0 |
|
1 | 0 | 1 |
|
1 | 1 | 0 |
|
1 | 1 | 1 |
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Table 1: Operações desejadas na ALU.
Para uma carga,
. Determine: (a) as potências complexa e aparente; (b) as potências real e reativa; © o fator de potência e a impedância da carga.
Resposta: (a) ; (b) 15,05 W, 41,35 VAR; © 0,342 atrasado, 94,06
Resposta: (a)
A equação diferencial abaixo é descrita em função da tensão no capacitor em um circuito de primeira ordem.
Determine:
(a) O valor da tensão no capacitor quando o circuito atinge regime permanente, assumindo que ;
(a) O valor da tensão no capacitor quando o circuito atinge regime permanente, assumindo que